PCIe 4.0规范2017年就已经完成了，不过直到AMD的7nm锐龙3000系列上才有消费级平台支持，此前只有超算、企业级高速存储、网络设备等产品才使用了PCIe 4.0技术。虽然PCIe 4.0技术还没有规模应用，但是PCI-SIG组织早就开始制定更快的PCIe 5.0了，信号速率相比目前的16GT/s翻倍到了32GT/s，带宽可达128GB/s，0.9/1.0版规范也已经完成。

PCIe推进组织PCI-SIG已经批准了PCIe 5.0的0.9版规范，这意味着离正式版规范不远了，很快就能开始上市终端设备了。通常来说，在0.4版规范时厂商可以开始设计终端产品，0.9版规范时会发布产品。
与以往的标准规范相比，PCIe 4.0规范来的比较晚，2010年就推出PCIe 3.0规范了，与PCIe 4.0的引入时间间隔了7年，所以PCIe 4.0规范的寿命可能会很短，特别是一些供应商已经开始设计PCIe 5.0 PHY物理层设备了。
PCI-SIG组织希望两个标准能够共存一段时间，PCIe 5.0主要用于吞吐量要求更高的高性能设备，比如用于AI的GPU、网络设备等等，这意味着PCIe 5.0更可能出现在数据中心、网络及HPC环境中，而台式机等对带宽需求没那么强烈的设备可以使用PCIe 4.0。
对于PCIe 5.0，其信号速率从PCIe 4.0的16GT/s提升到了32GT/s，依然使用128/130编码方式，x16带宽从64GB/s提升到了128GB/s。
除了带宽翻倍之外，PCIe 5.0还带来了其他变化，改变了电气设计以改善信号完整性，向后兼容PCIe等等。此外，PCIe 5.0还设计了新标准，减少了延迟，降低了长距离传输中的信号衰减。
PCI-SIG组织预计今年Q1季度完成1.0版规范制定，不过他们能制定标准，但无法控制终端设备何时推向市场，预计首批PCIe 5.0设备会在今年亮相，2020年才会有更多产品出现。
然而，对更高速度的需求促使标准主体定义下一代PCI Express。PCIe 5.0的目标是在尽可能短的时间内提高标准的速度。因此，PCIe 5.0的目的是简单地提高到PCIe 4.0标准的速度，而没有任何其他重要的新功能。
例如，PCIe 5.0不支持PAM 4信号，只包括使PCIe标准能够在尽可能短的时间内支持32 GT/s所需的新功能。
对于硬件的挑战
准备一个产品来支持PCI Express 5.0的重大挑战将与信道长度有关。信号令速率越快，通过PC板传输的信号的载波频率就越高。两种类型的物理损伤限制了工程师传播PCIe信号的程度：
  • 1.通道的衰减
  • 2.由于引脚，连接器，过孔和其他结构中的阻抗不连续而在通道内发生的反射。
PCIe 5.0规范使用在16 GHz时具有-36dB衰减的信道。频率16 GHz代表32 GT/ s数字信号的奈奎斯特频率。例如，当PCIe5.0信号开始时，它可能具有800 mV的典型峰峰值电压。
但是，在通过建议的-36dB通道后，任何与睁眼的相似之处都会丢失。只有通过应用基于发射机的均衡(去加重)和接收机均衡(CTLE和DFE的组合)，PCIe5.0信号才能通过系统信道并由接收机精确解释。
PCIe 5.0信号的眼高的最小期望值是10mV(后均衡)。即使使用接近完美的低抖动发射器，通道的显着衰减也会将信号幅度降低到由反射和串扰引起的任何其他类型的信号损伤以闭合可恢复眼睛的程度。
来源：硬件十万个为什么
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