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TSMC
现在，三家先进的芯片制造商都已经展示了CFETS或互补场效应晶体管，未来处理器的晶体管密度将增加近一倍的设想已初具雏形。CFET（https://spectrum.ieee.org/3d-cmos）是堆叠CMOS逻辑所需的两种类型的晶体管的单个结构。在近日于旧金山举行的IEEE国际电子设备会议（https://www.ieee-iedm.org/）上，英特尔、三星和台积电展示了他们在晶体管下一步发展方面取得的进展。
芯片公司正在从2011年以来使用的FinFET器件结构过渡到纳米片或全栅晶体管。这些名称反映了晶体管的基本结构。在FinFET中，栅极控制流过垂直硅鳍的电流。在纳米片器件中，鳍被切割成一组带，每一个都被栅极包围。CFET 基本上采用一个更高的色带堆叠，一半用于一个设备，另一半用于另一个设备。正如英特尔工程师在2022年12月的IEEE Spectrum杂志（https://spectrum.ieee.org/3d-cmos）上所解释的那样，这种设备在一个单一的集成过程中将两种类型的晶体管——nFET和pFET——构建在一起。
专家估计，CFET将在七到十年后商业化推出，但在准备就绪之前还有很多工作要做。
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英特尔的逆变器
英特尔是三家公司中最早演示CFET的，早在2020年（https://spectrum.ieee.org/intels-stacked-nanosheet-transistors-could-be-the-next-step-in-moores-law）就在IEDM上推出了早期版本。这一次，英特尔报告了围绕CFET制造的最简单电路逆变器的几项改进。CMOS反相器将相同的输入电压发送到堆叠中的两个器件的栅极，并产生与输入逻辑相反的输出。


英特尔零部件研究小组的首席工程师Marko Radosavljevic在会议前告诉记者：“逆变器是在一个鳍上完成的。”他说，“在最大缩放比例下，它将是普通CMOS逆变器尺寸的50%。”
INTEL
问题是，将两个晶体管堆叠成逆变器电路所需的所有互连都挤进去，会削弱面积优势。为了保持紧凑，英特尔试图消除连接到堆叠设备所涉及的一些拥塞。在当今的晶体管中，所有连接都来自设备本身之上。但今年晚些时候，英特尔将部署一种名为背面功率传输的技术，该技术允许在硅表面上方和下方存在互连。使用该技术从下面而不是从上面接触底部晶体管显著简化了电路。所得到的反相器具有60纳米的密度质量，称为接触多晶硅间距（CPP，基本上是从一个晶体管栅极到下一个晶体管栅的最小距离）。今天的5nm节点芯片具有大约50nm的CPP。
此外，英特尔通过将每个器件的纳米片数量从两个增加到三个，将两个器件之间的间隔从50nm减少到30nm，并使用改进的几何结构连接器件部件，改善了CFET堆叠的电气特性。
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三星的秘密武器
三星甚至比英特尔更小，显示了48纳米和45纳米接触式多晶硅间距 (CPP) 的结果。尽管三星的两款原型CFET中较小的一款性能有所下降，但降幅不大，该公司的研究人员相信制造工艺优化会解决这一问题。

对三星的成功至关重要的是能够电隔离堆叠pFET和nFET器件的源极和漏极。如果没有足够的隔离，三星称之为3D堆叠FET（3DSFET）的设备将泄漏电流。实现这种隔离的一个关键步骤是用一种新的干法蚀刻代替涉及湿化学品的蚀刻步骤。这使得优质设备的产量提高了80%。
与英特尔一样，三星从硅下方接触设备底部以节省空间。然而，这家韩国芯片制造商与美国芯片制造商的不同之处在于，这家韩国芯片制造商在每个配对设备中都使用了单个纳米片，而不是英特尔的三个纳米片。根据其研究人员的说法，增加纳米片的数量将提高CFET的性能。
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台积电出手
与三星一样，台积电也设法达到了48纳米的工业相关间距。其器件的区别包括一种在顶部和底部器件之间形成电介质层的新方法，以保持它们的隔离。纳米片通常由硅和硅锗的交替层形成。在工艺的适当步骤，硅锗特定的蚀刻方法去除该材料，释放出硅纳米线。对于注定要将两个器件彼此隔离的层，台积电使用了锗含量异常高的硅锗，因为知道它会比其他SiGe层蚀刻得更快。这样，隔离层可以在释放硅纳米线之前构建几个步骤。

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