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PCIe无疑是最为流行的传输总线标准，这几年的更新换代也十分频繁，目前PCIe 3.0是最普及的版本，PCIe 4.0也正在快速崛起，PCIe 5.0即将和大家见面(关于PCIe 5.0技术介绍，请参阅文章：关于PCIe 5.0技术)，PCIe 6.0也正在快速推进制定中。
参考链接：
《图解数据中心基础设施：PCIe总线和NVMe SSD测试》
《PCIe Gen 4&5总线协议分析和SSD测试工具白皮书》

按照最新公布的进展来看，PCIe 6.0已经来到了v0.5版本，而v0.7版本和v0.9版本最为重要，一个是完整的草案，而另外一个最终的标准版本。PCIe每版规范的制定都要经历五个不同版本/阶段：
  • 0.3版本：初步概念，提出新规范的关键特性和架构。
  • 0.5版本：初始草案规范，确定新架构的所有层面，并吸收0.3版本基础上组织成员的反馈意见，并加入成员需求的新特性加的新特性。
  • 0.7版本：完成版草案，新规范的方方面面都完全确定，电气规范也必须通过测试芯片完成验证。之后不会再加入新功能。
  • 0.9版本：最终版草案，组织成员可以据此设计、开发自己的技术和产品。
  • 1.0版本：最终正式版，公开发布。
为了保证PCIe 6.0的通用性，其仍然向后兼容之前的5个版本，而新的标准将让有效带宽翻倍，达到了256 GB/s(一个x16插槽就能达到128GB/s)。

为了实现有效带宽翻倍，PCI-SIG在PCIe 6.0中实现PAM 4(脉冲幅度调制)信令，而不是NRZ编码方案，并且还使用低延迟前向纠错(FEC)附加机制。另外，PCIe 6.0的工作频率为64 GHz，而PCIe 4.0和PCIe3.0的工作频率分别为16 GHz和8 GHz。
尽管升级速度加快，但是每一代PCIe规范的变化都相当大，尤其是带宽每次都翻一番，并兼容所有前代规范。PCIe 6.0也不例外，向下兼容PCIe 5.0/4.0/3.0/2.0/1.0的同时，数据率或者说I/O带宽会再次加倍来到64GT/s，PCIe6.0 x1单向实际带宽8GB/s，PCIe 6.0 x16单向带宽128GB/s、双向带宽256GB/s。

PCIe 6.0将延续PCIe 3.0时代引入的128b/130b编码方式，但加入全新的脉冲幅度调制PAM4，取代PCIe 5.0 NRZ，可以在单个通道、同样时间内封包更多数据，以及低延迟前向纠错(FEC)和相关机制，以改进带宽效率。
必须要说明的是，目前PCIe 3.0仍然是流行的，而PCIe 4.0硬件才陆续开始上市，所以PCIe 6.0规范2021年完成后，相关的硬件产品最快也要2022年才能见到了，所以路还是很漫长的。
在PCIe4.0的支持方面，AMD走在了Intel前面，在7nm锐龙3000系列、7nm Vega20核心上率先支持PCIe 4.0技术。日前AMD官方介绍了PCIe 4.0技术的优势，他们给出了三个技术优点：
  • 速度更快，x16双向带宽达到了32GB/s，是PCIe 3.0的两倍。
  • 向下兼容，PCIe 4.0也能兼容PCIe 3.0设备。
  • 更多连接，PCIe 4.0带宽高，1条顶2条，可以连接更多设备而不需要担心性能下降。
PCI-SIG组织正式发布了PCIe 4.0规范(版本号v1.0)强调，多卡直连以及AI参与的高吞吐计算中，PCI-E 4.0的高带宽和高传输将发挥作用。AMD下一代的EPYC服务器芯片也支持PCIe 4.0(设计了128个通道)，将使用最高64物理核心，三级缓存达到256MB。
PCIe的速度越来越快不仅对于工控领域重要非常，对于我们普通消费者也是意义重大。PCIe4.0或将推动NVMe协议的固态硬盘的降价，因为通道数变少，意味着新SSD可以做的更小，成本更低。同时，该规范还可以促进10/25/100GE网络互联技术的发展。
然而，PCIe 5.0和PCIe 6.0的主流应用聚焦AI和机器学习，主要服务于Intel、AMD和英伟达。
2022 年 PCI-SIG 开发者大会正在如火如荼举行，而藏在无处不在的 PCIe 接口标准背后的标准委员会PCI-SIG 宣布，PCIe 7.0 规范的目标是在 2025 年向其成员发布，数据速率高达 128 GT/s。在编码开销之前，这相当于通过 16 通道 (x16) 连接实现 512 GB/s 的双向吞吐量。PCI-SIG 是 PCIe 接口背后的联盟，这是一个由 900 多家成员公司组成的开放行业标准。
PCI-SIG 指出，PCIe 7.0 接口将通过 x16 连接提供高达 512 GB/s 的双向吞吐量，但这是在编码开销（encoding overhead ）和标头效率（header efficiency）的影响之前，这两者都会影响可用带宽。
PCIe 7.0 接口将继续使用 1b/1b flit 模式编码和随 PCIe 6.0 引入的 PAM4 信号技术，这与PCIe 3.0 到PCIe 5.0 规范中使用的 128b/130b 编码和 NRZ 信号相比有显著改进。因此，实际可用带宽将略低于 512 GB/s 的数字，但仍代表 PCIe 6.0 接口的两倍。
PCIe 7.0 规范的基础工作是在PCI-SIG 今年早些时候完成 PCIe 6.0 规范之后制定的，它将提供比上一代 PCIe 6.0 接口增加一倍的带宽。然而，我们还需要一段时间才能看到支持这种快速接口的 SSD 和 GPU 等设备——这些规范通常在我们看到出货硅片之前很久就得到批准和最终确定。
市场上仍然没有多少PCIe 5.0设备，尽管该接口确实出现在英特尔Alder Lake的主流主板上，并且还将出现在 AMD 即将推出的 Zen 4 Ryzen 7000上今年晚些时候到货的平台。首批 PCIe 5.0 SSD 将与 Ryzen 7000 处理器同时上市，但我们已经看到了用于数据中心和 AI/ML 设备的 PCIe 5.0 设备的产品公告。
PCIe 7.0 规范目标：
  • 通过 x16 配置提供 128 GT/s 的原始比特率和高达 512 GB/s 的双向传输速率
  • 利用 PAM4（4 级脉冲幅度调制）信令
  • 关注渠道参数和覆盖范围
  • 继续提供低延迟和高可靠性的目标
  • 提高电源效率
  • 保持与所有前几代 PCIe 技术的向后兼容性
  • 符号列表
PCIe 7.0 规范旨在支持新兴应用，例如 800 G 以太网、AI/ML、云和量子计算；和数据密集型市场，如超大规模数据中心、高性能计算 (HPC) 和军事/航空航天。
下载链接：
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《100G网络技术及应用白皮书（1）》
《100G网络技术及应用白皮书（2）》
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