FinFET接班人，详解GAA的机遇和挑战

本文综述了全环栅(GAA)纳米片场效应晶体管器件设计的创新。这些创新跨越了多个阈值电压和底部介电隔离，以及通道几何形状对整体设备性能的影响。综述并讨论了GAA纳米片FET目前所面临的缩放挑战。最后，分析了继续缩放纳米片FET所需的未来技术和未来创新。

1.全环栅(GAA)纳米片场效应晶体管(FET)是什么？

全环栅(GAA)纳米片场效应晶体管(FET)是一种创新的下一代晶体管器件，已被业界广泛采用，以继续超越5纳米的技术节点和FinFET的逻辑扩展。虽然全环栅晶体管的研究已经有很多年了，但在不到五年前才提出了第一个基于44/48纳米的CPP(接触多晶硅间距)缩放间距的性能基准。为了充分了解堆叠纳米片全环栅晶体管所提供的优势，重要的是要了解最先进的FinFET所面临的一些挑战，以及多年来推动整个行业创新的趋势。从历史上看，芯片架构创新一直是由短通道效应(SCE)驱动的，它在实现功率性能面积(PPA)扩展的同时发挥作用。当沟道长度与源极-漏极损耗层处于同一数量级时，就会发生SCE。多年来，一些创新，如应力技术和高k金属栅极，已经实现了缩放。FinFET是晶体管器件历史上第一次架构上的变化，通过引入三栅极控制来实现缩放，从而使栅极长度缩放再延长几代运行时间。在晶体管器件的历史上，全环栅纳米片FET是第二次采用完全不同的结构。

将FinFET扩展到7nm节点以上会导致sce加剧，促使从三栅极架构向全环栅架构的转变。在半导体工业探索的全环栅架构中，纳米线提供了最好的静电控制，而更宽的纳米片提供了更高的“导通”电流，并比FinFET更好的静电控制。图1显示了FinFET和GAA纳米片FET的原理图，其中突出显示了两种技术的关键组件。两种技术之间的共同组件包括浅沟槽隔离、源/漏极外延和高k金属栅极；而结构上的差异包括FinFET的三栅极和纳米片的全包围栅极。为了获得性能上的优势，多个纳米片必须相互堆叠，不像FinFET，一个鳍片组成一个器件。FinFET的沟道厚度是通过光刻法定义的，这限制了由于图形分辨率而产生的缩放，而该沟道厚度(也称为TSi，硅的厚度)是通过外延生长的Si层在外延生长的低浓度锗SiGe层上定义的，在晶圆上提供优越的沟道均匀性，并消除了工艺复杂性。

图1.此图并排显示了一个FinFET和一个GAA纳米片FET。

(a) 示意性地描绘了具有浅沟槽隔离 (STI)、源极/漏极 (S/D) 外延和高k金属三栅极的FinFET。

(b) 具有 STI、S/D外延、底部电介质隔离 (BDI) 和高k全方位金属的GAA纳米片FET。一些特性，例如BDI和栅极与S/D之间的隔离，是GAA纳米片FET所独有的。

图2显示了GAA-FET，并强调了在过去几年中经过精心设计和广泛研究的一些关键特征。这些特性包括水平堆叠形成一个器件的离散硅片、填充硅通道之间空间的高k金属栅极、与大块衬底的底部介电隔离、光刻定义的硅片宽度、工艺控制的栅极长度，以及用于栅极到源漏的隔离。这些GAA纳米片FET的某些方面，如诱导应变以增加空穴迁移率，一直是提高器件整体性能的热门话题，但本文将不涉及。本文还对高功率和低功率器件的多阈值电压(Multi-VT)选项、通道几何形状对器件性能的影响以及全介质隔离的集成和影响等方面进行了综述。

图2.该图显示了环栅纳米片FET的示意图，突出显示了其主要特征。

(a) 显示了源漏区的切口，其中突出显示的关键特征是底部电介质隔离 (BDI)、硅通道的厚度, 硅通道之间的距离, 和栅极长度。此处还突出显示了内部间隔区和n型外延。

(b) 显示了栅极区域的切口，其中突出显示的关键特征是浅沟槽隔离 (STI)、n型功函数金属 (WFM)、p型WFM、高k金属栅极 (HKMG) 和硅片宽度。

其余论文的结构如下：第2节重点介绍了关键的集成模块，并展示了高级流程流；第3节介绍了底部电介质隔离——它的需求、集成以及对器件性能的影响；第4节探讨了通道几何形状对器件性能的影响，特别是通道几何形状对空穴迁移率的影响；第5节讨论了在GAA纳米片FET中实现多阈值电压 (multi-VT) 的不同集成方法；第6节简要讨论了从规模化纳米片架构中提取价值所需的互连和电力输送网络的创新；最后，第7节讨论了超越GAA纳米片FET的晶体管行业的发展方向。

2. GAA纳米片FET的集成

GAA纳米片FET的集成涉及几个新步骤，需要一系列创新才能实现该技术。关键集成模块如下：

堆叠纳米片的形成：在Si衬底上外延生长SiGe和Si叠层；每层厚度均可高精度控制。
Fin reveal 和 STI：器件采用光刻方式定义，并执行浅沟槽隔离以隔离相邻器件。
伪栅极形成：形成多晶硅伪栅极以实现下游加工。
内间隔层和结形成：n 型或 p 型源/漏外延层选择性地形成在暴露的纳米片末端的任一侧。
替换金属栅极成型:

虚拟门拉：虚拟门被蚀刻出来，露出一个空腔，在空腔底部放置纳米片
牺牲SiGe通道释放：纳米片之间的SiGe通道被蚀刻掉，使高k金属栅极填充
形成高k金属栅极(HKMG)：界面氧化物，高k介电层，n型或p型功函数被选择性沉积。

3.全底部介质隔离

在本节中，我们将重点介绍所检查的全底部介质隔离(BDI)和穿通阻挡层(PTS)方案之间的比较。为了介绍这个问题，我们首先介绍GAA纳米片特有的“肥鳍”效应，其中工艺不理想会导致结构，导致纳米片以下体区的电容增加，如图3所示。虽然这种结构是GAA纳米片所特有的，但这种效应也称为sub-fin泄漏，存在于FinFET中，并使用穿通阻挡器方案来处理。因此，基于断态泄漏电流、短沟道效应和有效电容(Ceff)对PTS方案与新型BDI方案进行了比较；结果表明，BDI有可能提供改进的Ceff和功率性能联合优化。

图3.

(a) 描绘交叉鳍状切割的图显示由于工艺控制不佳导致高 k 金属栅极延伸超出底部板材。随着底部器件下方金属深度的增加，由于碳有效度增加而导致的性能损失也会增加。

(b) 显示由于源/漏区中的全底部电介质隔离 (FBDI) 而改进的工艺控制的图。

3.1

一体化集成

集成全底介电隔离需要在Si,、SiGe纳米片堆栈的底部添加高浓度的SiGe层。添加这一层，然后选择性地蚀刻它，需要降低用于纳米片堆叠的SiGe层中的Ge浓度。这引入了Si和SiGe之间较低的选择性，导致在SiGe通道移除过程中Si的损失，需要仔细考虑堆栈厚度，以确保TSi在整个工艺流程结束时不会太薄。我们可以在图3b中看到BDI位于S/D区域下方。

3.2

实验

在44 CPP器件中，研究了不同掺杂浓度的PTS方案和Vds = 0.7V的全BDI方案，分析了它们的短通道特性和功率与性能的关系。

3.3

结果与讨论

如图4所示，全底介质隔离降低了断态泄漏电流和DIBL，从而提高了性能，降低了功耗。在使用BDI和不使用BDI的情况下，观察到功率下降了18%，性能提高了4%。在子通道泄漏控制方面，采用BDI的器件性能更好，对工艺变化也表现出更好的免疫能力。因此，全底部介电隔离可以被认为是实现性能良好的GAA纳米片场效应晶体管的关键因素。

图4.该图捕获了使用PTS方案和完整BDI的GAA FET的关键性能指标。

(a)从Lg=12nm器件的PTS和BDI分离中提取的Isoff。

(b)从Lg=12nm器件的BDI和PTS分离中提取的DIBL。

(c)有和没有BDI层的宽片器件功率与性能相关图。

4. 通道几何影响

在本节中，研究了电子和空穴的迁移率作为通道几何形状的函数，并观察到了载流子输运的“窄片效应”。TSi是一种旋钮，可以通过改善静电控制来实现未来Lg缩放需求。此外，在SOI和FinFET中，TSi<5nm的量化效应变得更加严重，因此，对GAA-FET进行同样的研究是很重要的。

4.1

实验

由于<100>平面的空穴迁移率(μh)较低，该平面将主导GAA纳米片FET的空穴输运特性。为了研究<100>平面对空穴传输的影响，在<100>衬底上以<110>传输方向制备了纳米片器件。图5显示了实验中的透射电镜，本研究选择的通道长度为100nm。为了研究TSi对空穴迁移率的影响，采用外延生长不同厚度的硅片，并利用TEM测量TSi。

图5.GAA纳米片FET的TEM横截面。TSi沿Wsheet方向厚度均匀。

4.2

结果与讨论

如图6a所示，μh的退化归因于TSi变薄后声子散射增加。在高场下，如Ninv at 1013，迁移率主要受表面粗糙度的影响，而峰值迁移率主要受声子散射的影响。因此，流动性退化的影响在峰值流动性情况下更为深刻。然而，如图6b所示，这种流动性的退化被片宽Wsheet所抵消，这主要受到<100>和<110>平面的贡献的影响。更宽的薄片对<110>平面的贡献更大，从而提高了迁移率，这表明声子散射和薄片几何形状都影响空穴迁移率。此外，这种对Wsheet的依赖为GAA纳米片FET的功率和性能协同优化提供了额外的因素。

图6.

(a) 该图显示了提取的峰值空穴迁移率和空穴迁移率在Ninv@1013/cm²作为硅通道厚度的函数。对于薄板值，空穴迁移率的下降是明显的；

(b) 计算的<100>平面对总Weff的贡献是Tsi(整个纳米片周长的纯几何百分比)的函数。

5. 启用多个阈值电压

能够整合多个阈值电压(VT)是一项技术成为行业标准的关键要求。鉴于GAA FET的独特结构，沉积功函数金属的空间是有限的，替换金属栅极工艺仅使 Si 通道和内部间隔物之间的空间保持开放状态——根据技术要求填充功函数金属。这个空间，也称为Tsus(参见图2)，可以通过控制在纳米片堆栈开发模块期间生长的SiGe层的厚度来控制，但仍然受到高度限制，必须仔细设计以满足器件产品的行业标准。

图7.此图显示了S/D横截面的特写视图。这里high-k金属栅的宽度就是栅长Lg, 而这个金属栅的垂直厚度由Tsus确定。此外，突出显示了内部间隔和底部介电隔离。

5.1

一体化

提出了两种不同的方法来适应GAAFET中的多VT产品——(1)WFM修改和(2)Tsus修改。图8给出了WFM修改的流程概述。VT调制的集成序列突出的挑战之一是，当WFM在Si通道之间被夹断时，大的Wsheet增加了WFM蚀刻的工艺挑战。为了克服这一点，参考文献提出用易于蚀刻的牺牲材料填充片与片之间的空间，选择性地打开其中一个FET，蚀刻掉已经沉积的工作功能金属。该方案不确定p型或n型WFM，并支持PG (p-FET优先)和MY (n-FET优先)方案。同样的过程可以重复来实现不同的功函数金属集，或者实现具有两个以上WFM的不同堆栈。

图8.在参考文献中给出了VT调制的一个例子。

(a) SiGe沟道释放后的栅极区域；

(b) WFM1沉积；

(c) 牺牲材料沉积；

(d) 沉积的WFM的选择性图案化和蚀刻；

(e) 移除图案堆叠，导致沿着一组薄片形成具有WFM1的结构。

第二种方法需要在纳米片形成过程中通过改变沟道层外延厚度来改变Tsus。片间更大的空间允许在该空间中沉积更大体积的功功能金属，从而调节VT。与FinFET相比，这种设计按钮是GAA纳米片FET所特有的，因此，在这些纳米片FET中为多VT选项提供了更多的设计空间。

无体积多阈值电压

无体积多VT是一个术语，定义为表示基于偶极子的VT选项，其中形成了厚度小于5 Åis的偶极子，然后是基功函数金属。如引用的文献所示，这种创新方案提供了空间和栅极阻力方面的优势。然而，这种方法并不能直接从FinFET转化为GAA纳米片FET，因此参考文献中提出了专用的无体积VT集成。此外，无体积VT还有助于VT均匀性，这对晶体管的均匀开关很重要。

5.2

结果及讨论

使用新颖的集成序列和GAA纳米片FET的独特设计按钮创建了几种不同口味的VT -(a) Tsus设计；和(b) WFM夹断。提出了一种基于偶极子的纳米FET VT结构。除了这些旋钮外，第4节中讨论的TSi设计还可以进行调制，以在移动性和短通道效应之间进行权衡。因此，总的来说，GAA纳米片FET为基于应用的优化提供了几个机会，因此它们适用于高功率和低功率应用。

6. 当前的挑战

本文讨论了过去五年来环栅纳米片晶体管技术的一些前沿进展，并巩固了该领域的一些开创性工作。在本节中，将介绍文献中报道的这种技术的一些处理挑战。这些加工挑战可以大致分为四个方面：自热、制造过程中的机械稳定性、器件可变性和Si-SiGe混合。

纳米级器件中的自热效应(SHE)会导致显著的热串扰，从而导致器件性能下降。研究已经探索了新的衬底，如硅上的金刚石，以提供改进的SHE，但这种方案不太可能在大批量制造中采用。因此，这个问题是值得探索和解决的。

纳米片制作中需要仔细考虑的一个方面是这些片在通道释放过程中的机械稳定性。虽然纳米片具有设计灵活性，但片的纵横比和内部间隔的机械完整性对这些片的整体稳定性起着重要作用。优化的另一个方面是器件的可变性，这可能由几个来源引起，包括但不限于线边粗糙度、栅边粗糙度、非均匀功函数金属沉积和随机掺杂剂波动。最近的一项研究分析了这些变异性，并提出了互补GAA纳米片FET结构的解决方案。

最后，纳米片的初始Si-SiGe堆栈本身在通道释放步骤之前经过多次热循环时容易发生热混合。已经有一些研究研究了这种混合的程度和这种扩散的机制。只要SiGe通道能选择性蚀刻Si通道板，且Si通道板不因Si-SiGe混合而过度蚀刻，这种效果是可以容忍的。

7. 未来的前景

尽管晶体管级创新足以推动行业迈向下一个技术节点，但为了完整起见，本节简要介绍了互连和供电领域的一些创新。

在电力输送领域，一个有趣的提议是埋入式电源轨道(BPR)，它建议将电源轨道移动到晶体管器件的下方，从而为路由灵活性提供正面区域，并减少导体拥挤。然而，这种方案的运行路径很短，因为设备之间的模式要求将限制接触聚pitch (CPP)缩放。为了克服这一限制，人们提出了后端电力传输网络(BSPDN)的概念，并在最近的硬件演示中验证了其可行性。然而，这种新模式带来了一些技术挑战，例如背面图案，正面结构与背面结构之间的对齐，以及晶圆背面的晶圆变薄。如果整个行业都认为这是正确的方向，那么工具供应商和设备制造商就有巨大的创新机会来大规模应用这项技术。

8. 即将发生的

尽管该行业克服了目前的挑战，将GAA纳米FET推向市场，但研究人员已经在思考纳米FET之外的问题。继续摩尔定律缩放的主要竞争者是垂直传输FET (VTFET)和堆叠晶体管。VTFET将载流子传输方向从传统的水平方向改变为垂直方向，从而放宽了栅极长度(Lg)、间隔层厚度和触点尺寸等阻垢障碍的限制；所有这些都可以根据应用程序优化功率或性能。堆叠晶体管通过将 nFET 和 pFET 晶体管相互堆叠来提供更传统的缩放路径，从而提供面积优势。然而，这两种技术都提出了一些新的集成和制造挑战，这些挑战可能会在后面进行回顾。

展望不久的将来，有大量的新材料工作，以使2-D晶体管成为可能。二硫化钼(MoS2)是此类技术的主要竞争者之一，其基于迁移率、接触电阻和掺杂的性能不断提高。在很长一段时间里，石墨烯是另一个强有力的竞争者，在过去的十年里，文献已经报道了这种晶体管的性能不断提高。氧化铟是宽间隙半导体材料的另一个竞争者。尽管这些技术很有前途，但由于晶圆代工厂要大规模制造这种晶体管，新设备的成本很高，因此它们存在固有的进入壁垒。因此，随着现有和新行业对晶体管的需求不断增长，硅基晶体管将在未来几十年继续扩大规模。

*免责声明：本文由作者原创。文章内容系作者个人观点，半导体行业观察转载仅为了传达一种不同的观点，不代表半导体行业观察对该观点赞同或支持，如果有任何异议，欢迎联系半导体行业观察。

今天是《半导体行业观察》为您分享的第3360内容，欢迎关注。