三大巨头，决战先进封装

👆如果您希望可以时常见面，欢迎标星🌟收藏哦~

来源：内容来自科技产业资讯室，谢谢。

众所周知，人工智能在生成式AI推波助澜下，已进入一个新纪元。然而，AI要能在各应用场域充分发挥效能，除了依赖机器或深度学习等不同的演算法之外，要将AI的应用发挥到极致，势必要靠AI芯片来实现。AI芯片是专门设计并用于执行AI演算法（如CNN、RNN、Transformer等模型）的芯片，可优化平行计算与加速记忆体存取等，相较于一般的芯片更能提升AI演算法的计算速度与推理能力。如今声量如日中天的生成式AI，正需要透过AI芯片才能达到如图像识别、语音辨识、自然语言处理、自动驾驶、智能物联网、文化创作等等各种应用之场景。

至于2024年科技圈，AI芯片重要的应用之一是放在「AI PC」上。所谓的AI PC是将是个人电脑搭载AI芯片，特别是指可在本地端执行AI演算法，而无需依赖云端，这样的优点是速度快、耗能低，并降低和云端连结过程中所带来的资安风险。然而，AI芯片的良窳涉及半导体制程技术，也因此带动几个科技巨头展开「芯片大战」的竞赛。鉴于篇幅有限，本系列拟从专利之角度，特别从全球半导体的几个大咖各自之patent portfolio中，挑选具代表性的专利，来看看其等如何针对AI芯片做技术布局。

台积电CoWoS，独霸世界

首先，当然是台湾享誉全世界的护岛神山！台积电TSMC的股价在今年3月飙高，正是受惠于AI芯片需求旺盛，加上半导体的先进制程与封装，使得台积电已成为「一个人的武林」，而其中CoWoS(Chip-on-Wafer- on-Substrate)技术，正是台积电独霸全球的秘密武器之一，其应用领域十分广泛，包含高效能运算HPC、AI伺服器、数据中心、5G通讯、物联网、车用电子等。

CoWoS是一种先进的半导体封装技术，主要针对7奈米以下的芯片。CoWoS可进一步拆分为CoW和WoS，CoW就是将芯片堆叠在晶圆上(Chip-on-Wafer)，而WoS就是基板上的晶圆(Wafer-on-Substrate)。CoWoS又分成2.5D与3D版本的封装技术，其差别在于堆叠的方式不同。2.5D封装是部分芯片堆叠在基板上，而3D封装则是全部芯片都堆叠在基板上，其中2.5D封装是目前主流且可量产的技术。

如图1所示，2.5D封装为水平堆叠芯片，主要将系统单芯片(SoC)与高频宽记忆体(HBM)设置在中介层(interposer)上，先经由微凸块(micro bump)连结，使中介层内的金属线可电性连接不同的SoC与HBM，以达到各芯片间的电子讯号顺利传输，然后经由硅穿孔(Through-Silicon Via, TSV)技术，来连结下方PCB基板(substrate)，让多颗芯片可封装一起，以达到封装体积小、功耗低、引脚少、成本低等效果。著名的Nvidia的GPU H100更是供不应求，其中H100正是采用台积电的2.5D封装的CoWoS技术。

3D封装则是垂直堆叠芯片，虽然优点在于，使用硅穿孔来连结垂直方向上之不同芯片的电子讯号，使讯号延迟得以降低，但目前受限于设计、量产或供应链皆还不够成熟，所以基于成本考量，目前业界仍多采用2.5D封装。

既然2.5D是目前的主流，那么针对台积电的2.5D封装，并根据以上的技术特征「CoWoS是一种先进的半导体封装技术……，经由硅穿孔(Through-Silicon Via，TSV)技术来连结下方PCB基板(substrate)，让多颗芯可封装一起」，输入到AI系统Lupix ，并针对近10年的专利数据中，扫描出许多与CoWoS相关具有市场价值且已获证之专利。

在众多相关专利中，最受嘱目的是标题为「硅中介板结构、封装体结构以及硅中介板结构的制造方法」（以下称本专利），其台湾专利号为TWI553802B，而其对应的美国专利为「三维IC结构与半导体晶圆的混合键结方法」(Three dimensional integrated circuit structures and hybrid bonding methods for semiconductor wafers, US9978637B2)，分别于2016/10/11和2018/05/22获证。根据AI系统Lupix针对当下的技术演化趋势去做计算，推断本专利在机电技术领域的专利价值之PR值(Percentile Rank)为98，也就是说，其专利价值高过98%的机电技术领域，包含半导体、IC设计、光电、网路通讯、车用电子、封装测试等专利文献。

本专利之所以重要，是因为台积电的CoWoS技术在先进制程与封装中，其中介层的结构设计功不可没。如图2所示，是台积电在本专利中所揭露的三维IC结构；而图3所示，即为图2中的金属垫(127)上嵌入一个介电结构(212、213)，也是本专利中最重要的技术特征，透过这样的设计，可减少在化学机械研磨(Chemical Mechanical Polishing, CMP)所带来的「碟化效应」(Dish Effect)，而这种效应在10纳米以下的制程尤其需要避免，若处理不好将会严重影响半导体制程的可靠度与良率。

根据本专利的权利保护范围来看，图2中的晶粒(110 A )可为如CPU或GPU等处理器，而晶粒(110 B )可为SRAM或DRAM等记忆体。当处理器和记忆体在执行运算过程中，电子讯号可经过中介层(120')的硅穿孔(125) ，传送电子讯号至基板(130')。这样的结构不仅方便传导电子讯号，更能透过硅穿孔(125)散热与易于封装等优点。更值得一提的是，图3中虚线圆圈所示的位置(214)，正是硅穿孔(125)贯穿中介层(120')至导电结构(129)之处。

为了确保良率，建议设置2至4个硅穿孔。金属垫(127)对每一金属垫127而言，两个或多个位置214系连接于硅穿孔125。由于金属垫(127或127')的角落区域(215)较不易受CMP的碟化效应影响，所以区域(215)就不嵌入介电结构，如此一来，本专利的三维IC结构就可提供低电阻与良好的导电性。

为了降低碟化效应所带来的冲击，本专利还更进一步地界定介电结构(213)与介电结构(212，即长方形)。介电结构(213)的W D /W M的比值需介于1/4至1/2之间，其中W D介于约10微米至25微米，这样就可换算出W D需要多少值。至于介电结构(212)的宽度W 212大约介于1/5至1/4倍的长度(L 217 )，实作时可为2微米至5微米之间。

本专利可回溯到美国优先权申请日2013-10-11，可见台积电研发内部至少在2013年（甚至比2013年还要更早），早就洞见到半导体制程之物理极限带来许多艰难的技术挑战，必须要有新的突破思维与方案。

英特尔的逆袭利器：EMIB

昔日在半导体界呼风唤雨的老大哥英特尔(Intel)，只能站在5或7纳米的位置，眼睁睁看着先进制程的市占率，就这样被台积电的「叠叠乐」(Jenga)蚕食鲸吞，沦落到只能当老二且差距越来越大。但英特尔当然也不是省油的灯，也奋力一搏发展出EMIB（Embedded Multi-die Interconnect Bridge，嵌入式多芯片互连桥接）之2.5D封装技术。

什么是EMIB？如图1所示，是英特尔官网所提供EMIB先进封装概念之示意图。EMIB的技术特征在于，不论是高频宽记忆体(High Bandwidth Memory, HBM)、CPU/GPU或现场可程式化逻辑闸阵列(Field Programmable Gate Array, FPGA)等，于其逻辑芯片(die)的下方，设置一个硅桥(Silicon Bridge)并将芯片之间予以电性连结，由于芯片之间传导电子的路径缩短，因而得以加快芯片之间的运算效能。此外，EMIB的另一个优点在于，它不需要中介层，所以制程上不仅变简单，而且还可降低制造成本。

根据以上所提到EMIB的技术特征，将其输入到自行开发的AI系统Lupix [1]，并针对近10年的专利数据，扫描出与英特尔的EMIB相关且符合当今具市场价值的已获证专利，我们发现其中很重要之一件专利标题为「针对用于半导体封装硅桥的传导垫层之交替表面」（以下称本专利），其台湾专利号为TWI689072B，而对应的美国专利号为US10177083B2 (Alternative surfaces for conductive pad layers of silicon bridges for semiconductor packages)，分别于2020/03/21和2019/01/08获证。AI系统Lupix根据当下的技术演化趋势去做计算，推断出本专利在机电技术领域中，专利价值之PR值(Percentile Rank)为95，也就是说，本专利的价值在机电领域中赢过95 %的相关专利。

图2所示为英特尔对于本专利EMIB之示意图。根据其专利保护范围来看，本专利特别针对EMIB、硅桥上的晶粒形成方法以及封装有所著墨，而所要保护的技术特征，聚焦在EMIB这样的半导体结构。具体而言，EMIB(200)包含基板(202)、金属化结构(212)以及传导垫(218)，其中金属化结构(212)又包含用来传导电子讯号的金属线层(210、214、 217)，而金属线层之间又透过通孔(216)，将不同的金属线层(210、214、217)给串联起来，以实现密集度更高、更复杂的电路结构。传导垫(218)约为2微米的厚度，其包含铜用以电性连接至金属化结构(212)。EMIB(200)最上层设置一绝缘层(200)，用以保护含有铜的传导层(218)，以免其他氧化物污染其表面。

图3所示，为将EMIB(200、506)进行先进封装至封装基板(514)后的横截面图。本专利记载，EMIB(506)本身不属于封装基板(514)，而是被嵌入至封装基板(514)所定义出的空腔内。当EMIB(506)完成嵌入后，透过凸块(508A、508B、510A、510B)承载不同的晶粒(502、504)，并将不同的晶粒之间电性连结。举例来说，晶粒(502)可为高频宽记忆体(HBM)，而晶粒(504)可为CPU或GPU等处理器；HBM和CPU或GPU之间的讯号传递，可藉由硅桥内金属化结构(206)内的金属线层(210、214、217)，与通孔(216)的电路布线进行沟通。

根据英特尔官网的EMIB白皮书，与笔者搜寻到与硅桥有关的发明专利来看，硅桥最初的发明概念应该不是英特尔，早期台积电也有相关的发明概念，但英特尔却是将硅桥改良并应用到2.5D封装后，不仅有良好的运算效能与低功耗，而且还能节省成本。英特尔算是利用EMIB在先进封装技术走出自己的道路，以避开台积电的CoWoS技术。

图4所示，相较于其他多晶粒整合封装技术，英特尔强调自家的EMIB的优点有：第一、EMIB小，使得跨晶粒的电子讯号的传输路径短；第二、不需要硅穿孔(TSV)与中介层，所以制程简单；第三、运算效能提高。

图5所示是英特尔的EMIB在高速讯号传输时的优点，相较于其他多晶粒整合封装技术电路结构内部的复杂连结，与高达将近1万个硅穿孔来说，由于其增加的串联电阻与电容所带来的冲击，使得高速讯号传输时，讯号完整性(signal integrity)遭受严重的挑战，然而因为英特尔的EMIB毋需硅穿孔与中介层之缘故，使得高速讯号传输时具有优异的讯号完整性，并确保传输讯号是可靠的。

整体来说，英特尔的EMIB主打在不需要中介层与硅穿孔的半导体结构下，透过嵌入在封装基板内的硅桥，而能够将晶粒与晶粒之间电性连结，不仅可达成低成本、低功耗、低延迟以及高频宽等优点，而且可以节省多芯片在基板上所占据的面积。然而，台积电的CoWoS则是利用中介层填入导电材料以形成导电通道，并在中介层上形成微凸块(micro bump)，进而将不同的SoC与HBM之间电性连结。

三星电子的I-Cube，蓄势待发

三星电子于2024年3月初，发布新闻稿称「将第二代3纳米制程的芯片改名为2纳米制造」，遭国内外许多媒体酸是为了想超越台积电而企图鱼目混珠，令人困惑且误导大众。姑不论三星电子是否真正具有2纳米的制造与量产能力，此举反而凸显来自台积电的竞争压力，让三星电子念兹在兹拟奋力一搏。继半导体系列AI芯片技术专利系列2、3从技术与专利的视角，分析台积电CoWoS与英特尔EMIB的技术后，本篇再来看看三星电子在2.5D封装技术面貌为何。

三星电子与台积电、英特尔一样，都想极力发展出属于自己的2.5D与3D封装技术，根据三星电子的官网，目前最新的2.5D封装技术为I-Cube (Interposer Cube)，而3D封装技术则为X-Cube (eXtended Cube)。由于本系列的前两篇都是针对2.5D封装技术做介绍，加上2.5D封装又是目前市场的主流，所以本篇也以2.5D封装技术来探讨三星电子。

2.5D I-Cube分为I-CubeS与I-CubeE。如图1-(a)所示，是三星电子的I-CubeS的半导体结构，而图1-(b)所示则为I-CubeE的半导体结构。 I-CubeS主要强调，即便在大型的中介层(interposer)上，搭载许多逻辑晶粒(die)与高频宽记忆体(HBM)，不仅有着令人惊叹的频宽，而且还有出色的翘曲控制(warpage control)，以及超低讯号损失与高密度记忆体相结合，同时又有良好的热效率控制(thermal efficiency control)。

至于I-CubeE，主要采用硅嵌入结构，透过精细图案化实现硅桥(silicon bridge)，和FOPLP（Fan-Out Panel Level Package，扇出型面板级封装），实现了无硅穿孔(TSV)和大尺寸的RDL（Redistribution Layer，重布线层）中介层结构，不仅具成本效益，而且有优异的翘曲控制与功率完整性(power integrity)。

乍看之下，三星电子似乎是结合了台积电的CoWoS、与英特尔的EMIB的2.5D封装技术。然而，通常硅中介层需要增加面积，以容纳更多逻辑晶粒及HBM，而I-Cube的硅中介层比纸张更薄，仅大约100微米，这样的中介层，是为了承载更多的逻辑晶粒与HBM，才必须使用大面积的中介层，但这样的风险，就是在微观尺度下容易产生弯曲或翘曲，造成负面影响。为此，三星透过改变材料与其厚度，研发出可避免中介层翘曲和热膨胀的技术，以实现I-Cube的商业化。此外，这样的半导体结构，还可防止运算时所产生的高热积聚。

根据上述关于I-Cube的技术特征，根据AI系统Lupix [1]针对近10年的专利数据，扫描出与三星电子的I-Cube相关且符合当今具市场价值的已获证专利。在众多相关专利中，其中一项重要专利标题为「半导体封装以及中介层」（以下称本专利），其台湾专利号为TWI661522B，而对应的美国专利号为US10510647B2（Semiconductor Package，半导体封装），分别于2019/06/01和2019/12/17获证。 AI系统Lupix根据当下的技术演化趋势去做计算，推断出本专利在机电技术领域中的专利价值之PR值(Percentile Rank)为94，也就是说，其专利价值高过94%的机电技术相关领域中的专利文献。

如图2所示，本专利中揭露一种半导体封装结构之示意图。根据其专利保护范围来看，主要是透过中介层(110)内以金属材料制成的复数配线层(wiring layer, 112)进行重布线(redistribution)，进而电性连接至GPU(131)与HBM (132、133)等芯片的连接垫(131P、132P、133P)，借此缩短讯号传输的距离，而这样的功能就类似硅桥。

至于包封体(140)可保护GPU(131)与HBM(132、133)等芯片，保护层(150)可保护中介层(110)不受外部物理冲击或化学冲击，凸块下金属(underbump metallurgy，UBM)接垫(160P)不是简单的圆形形状，而是在平面中具有突出部分的齿轮形状，以增大凸块下金属接垫(160P)与电性连接结构(170)之间的接触面积，从而具有锚定效果且可分散应力(stress)，进而提高电性连接结构(170)的可靠性。

根据本专利的半导体封装结构，可以解决封装过程中可能会出现的翘曲，以及底部填充树脂的可填充性劣化，更可以避免由于中介层的热膨胀系数，与GPU、HBM等芯片在安装过程中的材料不匹配所可能出现的裂缝问题。此外，透过本专利的中介层，还可有效地增大面积且降低成本。

针对台积电、英特尔与三星电子的2.5D版的先进封装技术之发展，可归纳出几个小结如下：

1、台积电的CoWoS，使中介层内的金属线可电性连接多个晶粒的微凸块(micro bump)，以达到传输各芯片间的电子讯号，然后经由硅穿孔来连结下方PCB，让多颗芯片可封装一起。

2、英特尔的EMIB，不需要硅穿孔与中介层，仅透过硅桥即可电性连结不同的芯片并封装在一起。

3、三星电子的I-Cube，将多个芯片插入中介层，然后透过中介层内的重布线让多个芯片进行讯号传递；此外，由于中介层的面积变大，使得可承载的芯片更多，也避免掉中介层可能发生的翘曲。

整体而言，三星电子的I-Cube与台积电的CoWoS、英特尔的EMIB一样，都具备低成本、低功耗、低延迟、高频宽、最佳化空间使用等优点，三者都有其应用场景，客户可依照产品的不同需求可做选择。然而，从过去市场上的声量来看，台积电的CoWoS在AI和高效能计算(HPC)等领域上，可能更受市场欢迎。

点这里👆加关注，锁定更多原创内容

END

*免责声明：本文由作者原创。文章内容系作者个人观点，半导体行业观察转载仅为了传达一种不同的观点，不代表半导体行业观察对该观点赞同或支持，如果有任何异议，欢迎联系半导体行业观察。

今天是《半导体行业观察》为您分享的第3762期内容，欢迎关注。

推荐阅读

『半导体第一垂直媒体』

实时专业原创深度

公众号ID：icbank

喜欢我们的内容就点“在看”分享给小伙伴哦

继续阅读

阅读原文